Kondisi 9:
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=0
2. Gambar Rangkaian Simulasi[Kembali]
.png)
Pada rangkaian J-K Flip Flop, input Reset (R) dihubungkan ke B0 yang memiliki nilai logika 1, sedangkan input Set (S) terhubung ke B1 dengan nilai logika yang sama, yaitu 1. Input J tersambung ke B2 dengan nilai 0, sementara clock dihubungkan ke B3 yang bersifat aktif rendah (low), yang berarti rangkaian akan aktif ketika clock bernilai 0. Input K tersambung ke B4 dengan nilai logika 1. Dalam pengoperasian J-K Flip Flop, kondisi clock merupakan hal yang paling penting untuk diperhatikan, apakah clock berjenis aktif rendah atau aktif tinggi. Jika clock bersifat aktif rendah, maka rangkaian hanya akan bekerja ketika clock bernilai 0. Karena input Reset dan Set bernilai 1, rangkaian berada dalam kondisi non-aktif, yang menyebabkan output Q bernilai 0, sedangkan output Q' (komplemen dari Q) bernilai 1. Input J dan K tidak aktif dalam keadaan ini, karena kondisi yang diperlukan untuk mengaktifkan adalah ketika keduanya bernilai logika 0.
Untuk rangkaian D Flip Flop, input D terhubung ke B5 dengan nilai logika 1, sementara clock dihubungkan ke B6 dengan nilai 0. Pada D Flip Flop, clock bersifat aktif tinggi (high), yang berarti rangkaian akan aktif ketika clock bernilai 1. Meskipun input D bernilai 1, karena clock saat ini bernilai 0 (tidak aktif), rangkaian tetap dalam kondisi tidak aktif. Oleh karena itu, output Q bernilai 0, dan output Q' yang merupakan kebalikannya bernilai 1.
Tidak ada komentar:
Posting Komentar